Abstract
맞춤형 컴퓨팅을 위해 데이터센터의 가속기로 FPGA를 채택하는 것이 대세가 되고 있지만, FPGA는 프로그래밍하기 어렵기 때문에 소프트웨어 프로그래머에게는 가파른 학습 곡선이 생깁니다. 가속기 설계자는 하이레벨 합성(HLS)의 도움을 받더라도 최적의 성능을 달성하기 위해 여전히 수동으로 코드를 재구성하고 번거로운 파라미터 튜닝을 수행해야 합니다. 효율적인 가속기 설계를 자동화하기 위해 기존 작업에서 많은 학습 모델을 활용했지만, 최신 HLS 도구의 예측 불가능성은 높은 정확도를 유지하는 데 큰 장애물이 되고 있습니다. 유니티는 병목지점 안내 경사 최적화 도구를 활용하여 더 나은 설계 지점을 체계적으로 찾는 자동화된 DSE 프레임워크인 AutoDSE를 통합함으로써 이 문제를 해결합니다. AutoDSE는 각 단계에서 설계의 병목 지점을 찾아내고 이를 극복하기 위해 영향력이 큰 파라미터에 집중하며, 이는 전문가가 취하는 접근 방식과 유사합니다. 실험 결과에 따르면 AutoDSE는 기하학적 평균에서 Machsuite 및 Rodinia 벤치마크에서 CPU 코어 하나당 19.9배, Xilinx Vitis 라이브러리에서 수동으로 설계한 HLS 가속 비전 커널보다 1.04배의 속도 향상을 달성하면서도 최적화 프래그마는 26배 감소하는 설계 지점을 찾을 수 있는 것으로 나타났습니다.
Figure
figure 1
figure 2
figure 3
figure 4
figure 5
figure 7
Table
table 1
table 2
table 3
table 4
table 5
table 6
Reference
Background
-
(missing reference)
-
(missing reference)
Method
-
(missing reference)
-
(missing reference)
-
(missing reference)
Result
- (missing reference)
